Halbleiterkonferenz IEDM: IBM und AMD steigern Transistor-Performance
Strain-Technik macht Chipdesign variabler
San Francisco (fm) – Als variantenreiches Verfahren zur Steigerung der Chip-Performance erweist sich die Strained-Silicon-Technik. Auf der Fachkonferenz IEDM wurden Chancen, aber auch Probleme diskutiert.
Um 24 Prozent höhere Transistor-Schaltgeschwindigkeiten bei konstantem Stromverbrauch erreichen IBM und AMD mit dem Dual-Stress-Liner-Prozess (DSL), einer Weiterentwicklung der Strained-Silicon-Technik. Werden beim klassischen Streckverfahren lediglich die n-dotierten Transistoren durchlässiger für den Elektronenfluss gemacht, so modifiziert DSL auch die p-dotierten Transistoren. Bei diesen werden die Siliziumatome jedoch komprimiert, um auch hier die Beweglichkeit der Ladungsträger – in diesem Fall der Löcher – zu steigern. Die Technik soll bei den kommenden AMD- und IBM-Prozessoren eingesetzt werden. Eine Panel-Diskussion erbrachte Einigkeit darüber, dass Strain-Verfahren den Übergang zu neuen Transistortypen hinausschieben könnten. Jedoch warnten die Experten auch vor Problemen. Um erfolgreich zu sein, müsse die Strained Silicon-Technik skalieren, Kosten, Komplexität und Ausbeute seien unter Kontrolle zu halten. Außerdem steige bei Strained-Materialien die Zahl der Fehler – ein ernstes und noch nicht beherrschtes Problem. „Bei global gestrecktem Silizium-Germanium beobachten wir 10 000 Defekte pro Quadratzentimeter – fünf bis sechs Größenordnungen mehr als bei ungestrecktem Silizium“, berichtet Intel-Mann Tahin Ghani.
